1.一种人工智能微处理器，包括中央处理器、图形处理器、数字信号处理模块及专用集成电路，其特征在于，还包括通讯接口、计算模块、计算单元、本地寄存器、片上缓存器及SDRAM DMA模块，其中通讯接口与计算模块相互独立，通讯接口与主机端通讯，计算模块进行人工智能计算；计算单元通过本地寄存器缓存中间数据，并按照二维网络进行互联；所述片上缓存器包括行存储器及列存储器，计算单元使用行存储器广播和列存储器广播，分别从行存储器及列存储器进行输入；SDRAM DMA模块采用两级状态控制计算流程。

　　2.如权利要求1所述的人工智能微处理器，其特征在于，当计算单元pg电子免费试玩平台使用行存储器广播时，同一行的计算单元的其中一个输入来自同一个行存储器，另一个输入来自不同的列存储器；

　　当计算单元使用列存储器广播时，同一列的计算单元的其中一个输入来自同一个列存储器，另一个输入来自不同的行存储器。

　　3.如权利要求1所述的人工智能微处理器，其特征在于，所述通讯接口在与主机端通讯时，接收来自主机端的内存读写信号，完成DDR3 SDRAM的读写操作及指令存储器的读写操作。

　　4.如权利要求3所述的人工智能微处理器，其特征在于，所述通讯接口包括专用串口控制器、通讯控制器及SDRAM接口控制器；其中

　　SDRAM接口控制器将通讯控制器的SDRAM读写信号与DDR3控制器接口信号进行信号和时钟域转换。

　　5.如权利要求4所述的人工智能微处理器，其特征在于，通讯控制器发送启动信号，触发SDRAM DMA模块，SDRAM读取图像数据及参数数据，计算单元根据图像数据及参数数据进行计算，并返回结果。

　　6.如权利要求5所述的人工智能微处理器，其特征在于，行存储器及列存储器用于存储图像数据和参数数据的片上高速缓存，行存储器及列存储器的访问地址包括SDRAM读写地址及计算地址；其中

　　在SDRAM读写地址中，图像数据的访问地址由逻辑电路自动计算获得，参数数据的地址由SDRAM DMA模块提供；

　　卷积层计算的计算地址由逻辑电路自动计算获得，全连接层的计算地址由计算控制模块提供。

　　7.如权利要求6所述的人工智能微处理器，其特征在于，在SDRAM DMA模块控制计算流程时，计算控制模块初始化，并控制BN计算及SCALE计算初始化，然后进行卷积层计算、全连接平移、BN计算及SCALE计算，最后激活并池化，返回数据。

　　8.如权利要求7所述的人工智能微处理器，其特征在于，计算模块包括计算网络，以列为单位组织计算单元。

　　9.如权利要求8所述的人工智能微处理器，其特征在于，计算网络数量为32x32、64x64及128x128中的一种。

　　10.如权利要求1～9任一项所述的人工智能微处理器，其特征在于，人工智能微处理器进行人工智能计算，包括如下步骤：

　　S1：主机端通过专用串口控制器发送DDR3内存读写指令\/Instruction内存读写指令；

　　S2：通讯控制器解析所述DDR3内存读写指令和Instruction读写指令，Instruction读写指令把数据写入指令存储器中，DDR3内存读写指令向SDRAM接口控制器发起DDR3读写请求，读\/写Instruction内存数据，并通过串口将数据发回给主机端；

　　S3：SDRAM接口控制器接收到来自通讯控制器的读写命令后，按照DDR3控制器的接口协议，向DDR3 SDRAM发送读写信号，写入DDR3内存数据或读取DDR3内存数据，并返回给通讯控制器；

　　S4：主机端完成DDR3内存数据和Instruction内存数据的写入之后，通过串口发送计算开始命令，以触发SDRAM DMA模块的运行；

　　S6：DDR3 SDRAM参数数据写入到行存储器中，图像数据写入到列存储器中：

　　S8：计算控制单元向计算网络发送控制信号，使其分别从行存储器和列存储器中获取参数数据及图像数据，并进行计算，并将计算结果写回到DDR3 SDRAM。

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